Часть 5 · Микроархитектура RISC · уровни 48–67

Пятая часть — RISC Lab: вы собираете на Verilog 32-битный RISC-процессор на учебном подмножестве RV32I и доводите его до пятиступенчатого конвейера — с форвардингом, пузырями загрузки и сбросом неверного пути, которые вы обнаруживаете и разрешаете сами.

Открыть в игре →Программа курса

Основные идеи части

Регистровый файл вместо аккумулятора: 32 регистра x0–x31, x0 всегда ноль; каждая команда называет операнды явно — rs1, rs2 и rd.
Учебное подмножество RV32I: 32-битные команды и данные, форматы R/I/S/B/U/J, 26 инструкций. Доступ к памяти только через lw/sw.
Control Unit, Forwarding Unit и Hazard Unit — Verilog-блоки, которые вы пишете сами: «конфликт» и «пузырь» вы формулируете в терминах сигналов.
Пять стадий IF—ID—EX—MEM—WB: одна команда проходит все пять, а соседняя в это время стоит на следующей.
Инженерный компромисс: конвейер меряется двумя метриками — CPI и ценой схемы (задержка, число вентилей).

Что вы построите к концу части

К концу части у вас конвейерное RISC-ядро: однотактное ядро RV32I, разрезанное на пять стадий, с форвардингом, пузырём загрузки и flush ветвлений — и та же программа «Knight Rider» на светодиодах, что в конце однотактного арка, но на конвейере, с ZIP-экспортом для Tang Nano 9K.

Уровни части

Номер уровня ведёт в его гайд в библиотеке; «Открыть в игре» — прямо в симулятор на этот уровень.

Что дальше: хаб «Verilog и FPGA» → · обзор для преподавателя →