Уровень 60: Лаборатория верификации

Задание

Цель: спроектировать сценарии верификации — теперь их пишете вы. Два ядра — эталон и подопытное с ОДНИМ подсаженным дефектом; симптом — в баг-репорте карточки подопытного. Сценарий — программа + начальное состояние + таблица ожиданий (такт/поле/значение); добейтесь четырёх условий: в наборе не меньше трёх сценариев и хотя бы одно ожидание на промежуточном такте; весь набор проходит на эталоне; хотя бы один сценарий ловит подопытное (проходит на эталоне — падает на нём); после «исправления» регрессия снова зелёная на всём наборе. Это проектирование тестов, а не Verilog-тестбенч: начальное состояние фиксируйте сами, промежуточные состояния проверяйте по дороге.

Программа может выдать правильный ответ на одном примере и при этом содержать ошибку, которая проявится на другом наборе данных. Поэтому инженеры не только запускают готовые тесты, но и сами проектируют проверку: выбирают воздействия, формулируют ожидания, ловят известные дефекты. Этот уровень — про проектирование тестов, а не про сборку схем.

Все уровни RISC Lab проверяют вас сценарием — последовательностью шагов со стимулами и ожиданиями. Теперь роль меняется: сценарии пишете вы. Сценарий умеет:

• задать входы — например, значения регистров и код операции;
• продвинуть такт — выполнить шаг симуляции;
• проверить состояние — не только выходы, но и промежуточные значения регистров и памяти;
• сравнить с ожиданием — расхождение фиксируется как провал.

Задания уровня:

1. Сформулируйте ожидаемое поведение. Для короткой последовательности команд запишите, какими должны быть PC, регистры и память после каждого такта.
2. Проверьте граничные случаи. Ноль, отрицательные числа, переполнение, равные операнды, запись в x0, невыровненный адрес.
3. Напишите тест, который обязан падать. Платформа подсаживает в процессор известный баг — по образцу уровня 43 с перепутанным проводом. Ваш сценарий должен его обнаружить: тест, который проходит и на правильной, и на сломанной схеме, ничего не проверяет.
4. Соберите регрессию. Сохраните свои сценарии и прогоните весь набор после «исправления» — все должны пройти.

Итог уровня: вы учитесь проектировать сценарии верификации цифровых блоков — выбирать воздействия, формулировать ожидания, находить дефекты и вести регрессию. Это не написание Verilog-тестбенча: директивы initial, $display и задержки в диалекте курса запрещены сознательно — сценарная проверка делается средствами платформы.