Архитектура RISC-V: открытый стандарт процессоров простым языком

RISC-V — открытый стандарт набора инструкций процессора, предложенный в 2010 году в Калифорнийском университете в Беркли и опубликовный в 2014-м. Слово «открытый» здесь буквальное: спецификацию читают и реализуют все, платить за право делать процессор по этому стандарту не нужно, а к базовому набору можно дописывать свои расширения. Ниже — как устроен этот стандарт, чем он отличается от x86 и ARM, и как соотносится с учебным процессором в этом курсе. Общая карта предмета, частью которой является архитектура процессора, — на странице «Схемотехника».

Чем RISC-V отличается от x86 и ARM

Главное различие — не в наборе команд, а в правах на него. Стандарты x86 и ARM закрыты: спецификации принадлежат компаниям, и производитель микросхем покупает лицензию. Практическое следствие: за десятилетия никто не смог выпустить совместимый с x86 процессор иначе, чем по лицензии, а для архитектуры с открытой спецификацией рынок появления процессоров устроен иначе.

Ограничение у RISC-V одно и оно существенное: под конкретную микросхему на этом стандарте нет двадцати лет накопленного программного обеспечения. Открытая спецификация решает задачу, которую не может решить закрытая, и не решает задачу, которую закрытая уже решила.

Из чего состоит базовый набор

Базовое ядро стандарта называется RV32I для 32-битных машин и RV64I для 64-битных. В нём 32 регистра общего назначения, имя регистра номер один — x0, и он жёстко зашит на ноль: записать в него единицу нельзя, зато можно использовать как константу в вычислениях. Действующая ратифицированная версия базовой спецификации вышла в 2024 году.

Всё, что добавляют сверх базового набора, оформлено расширениями с буквенными именами, и это позволяет собрать профиль под задачу.

Такая схема объясняет, почему слова «процессор RISC-V» не означают ничего конкретного. Микроконтроллер с базовым набором и расширением M, серверное ядро с A, F, D и V и учебное ядро с одним I — это три разные машины на одном стандарте. Встречаются и нестандартные расширения: производитель добавляет свои команды, и его процессор перестаёт быть совместим с чужими, оставаясь RISC-V для себя.

Как устроена инструкция

Инструкция в базовом наборе занимает 32 бита, и её биты распределены по функциям: сначала код операции, затем регистры и способ их использования. Учебный процессор курса устроен скромнее: у него 8 бит на инструкцию, 4 бита отданы под код операции и 4 под операнд. Сравнение нагляднее любого описания.

Учебная машина курса и RISC-V рядом

Процессор, который вы собираете в этом курсе, к RISC-V отношения не имеет: у него 8-битные регистры, 15 команд, гарвардская архитектура с раздельной памятью команд и данных и арифметика через аккумулятор с константой. Сравнение всё равно полезно, потому что видно, какие решения RISC-V принимает иначе.

Одна и та же задача в двух синтаксисах: сложить данные, записанные в память, и сохранить результат.

; учебный процессор курса
LDA 5      ; загрузить из ячейки 5 в аккумулятор
ADD 3      ; сложить константу 3
STA 7      ; записать результат в ячейку 7
HLT        ; остановиться

; RISC-V, RV32I
lw   t0, 20(x0)   ; t0 = память[x0 + 20]
addi t0, t0, 3    ; t0 = t0 + 3
sw   t0, 28(x0)   ; память[x0 + 28] = t0
ebreak            ; трамплин, останавливает отладчик

Различия видны по строкам. В RISC-V результат живёт в регистре, операнд выбирается регистром, а число 3 кладётся рядом инструкцией сложения с константой. В учебной машине аккумулятор один, а адрес передаётся прямо в коде операции, поэтому операнд в команде — это константа от 0 до 15.

Чем учить

Практическая база бесплатная. RARS — ассемблер и симулятор RV32I от Кембриджского университета: запускается локально одним файлом, показывает состояние регистров и памяти на каждом шаге, умеет пошагово исполнять программу и показывать инструкции в машинных кодах. Это лучший способ увидеть, как команда превращается в биты.

Дальше по ступеням. Spike — точный по тактам симулятор из Беркли, эталон для проверки ядер. QEMU поддерживает RISC-V в пользовательском режиме, что позволяет запускать готовую операционную систему. Verilator компилирует написанный на Verilog процессор в быстрый симулятор, и на нём удобно проверять собственное ядро. Отдельно про обучение железу — статья про иерархию модулей и хаб по Verilog и ПЛИС: путь от кода к настоящей микросхеме в курсе проходит на Tang Nano 9K.

Чего RISC-V не даёт

Стандарт набора инструкций не является процессором. Из описания команд не следует, что машина будет быстрой: тактовая частота, ширина конвейера, кэш и память определяются реализацией, а не спецификацией. Точно так же RISC-V не превращает обычный компьютер в машинку под RISC-V: для этого нужна либо микросхема с таким ядром, либо симулятор, который её изображает.

Симулятор «Компьютера Ершова» к таким инструментам не относится: он выполняет 15 команд учебного процессора, а не инструкции RV32I. Разница между этими машинами — не в сложности, а в задаче. Курс учит собирать вычислитель с нуля из вентилей, Verilog и реальной печатной платы, а RISC-V даёт готовую систему команд, на которой можно писать программы сразу.

Об устройстве процессора на уровне вентилей читайте в статье как работает процессор, о разнице между программированием и проектированием железа — в статье почему Verilog — это не программирование, о масштабе, к которому всё это приводит, — в статье сколько транзисторов в процессоре.