Уровень 30: Слово становится железом

Задание

В Verilog код — это не алгоритм, а чертёж схемы. Вызовите базовый вентиль И, чтобы соединить провода.

Модуль AndGate принимает два однобитных входа a и b и выдаёт out.

Напишите одну строку: and gate1(out, a, b);

Решение

Всё просто — один вызов примитива and:

and gate1(out, a, b);

Первым аргументом идёт выход (out), затем два входа (a, b). Имя экземпляра gate1 может быть произвольным.